2011考研組成原理重點總結（二）_跨考網

7．簡述 Cache 存儲器的原理、特點，并給出命中率的計算方法：

(1)功能和特點

cache 是一種高速緩沖存儲器，是為了解決 CPU 和主存之間速度不匹配而采用的一項重要 技術。cache 是介于 CPU 和主存之間的小容量存儲器，但存取速度比主存快。目前主存容量配 置幾十 MB 的情況下，cache 的典型值是幾百 KB。cache 能高速地向 CPU 提供指令和數據，從 而加快了程序的執(zhí)行速度。從功能上看，它是主存的緩沖存儲器，由高速的 SRAM 組成。為追 求高速，包括管理在內的全部功能由硬件實現(xiàn)，因而對程序員是透明的。當前隨著半導體器件集 成度的進一步提高，cache 已放入到 CPU 中，其工作速度接近于 CPU 的速度，從而能組成兩 級以上的 cache 系統(tǒng)。

(2)原理

cache 除包含 SRAM 外，還要有控制邏輯。若 cache 在 CPU 芯片外，它的控制邏輯一般 與主存控制邏輯合成在一起，稱為主存／cache 控制器；若 cache 在 CPU 內，則由 CPU 提供 它的控制邏輯。

CPU 與 cache 之間的數據交換是以字為單位，而 cache 與主存之間的數據交換是以塊為單 位。一個塊由若干字組成，是定長的。當 CPU 讀取主存中一個字時，便發(fā)出此字的內存地址到 cache 和主存。此時 cache 控制邏輯依據地址判斷此字當前是否在 cache 中：若是，此字立即 傳送給 CPU；若非，則用主存讀周期把此字從主存讀出送到 CPU，與此同時，把含有這個字的 整個數據塊從主存讀出送到 cache 中。

(3)命中率

從 CPU 來看，增加一個 cache 的目的，就是在性能上使主存的平均讀出時間盡可能接近 cache 的讀出時間。為了達到這個目的，在所有的存儲器訪問中由 cache 滿足 CPU 需要的部分 應占很高的比例，即 cache 的命中率應接近于 l。

在一個程序執(zhí)行期間，設 N 表示 cache 完成存取的總次數，Nm 表示主存完成存取的總次數 ， h 定義為命中率，則有 h=Nc／(Nc 十 Nc)。若 t c 表示命中時的 cache 訪問時間，tm 表示未命中 時的主存訪問時間，1一 h 表示未命中率，則 cache／主存系統(tǒng)的平均訪問時間 t m 為：
t a=h?t c+(1—h)t m

我們追求的目標是，以較小的硬件代價使cache／主存系統(tǒng)的平均訪問時間 ta 越接近 tc 越好 。 設 r=t m/t c 表示主存慢于 cache 的倍率，e 表示訪問效率，則有

e=t c／ta =t c／[ht c+(1一 h)t m_]=1／[h+(1一 h)r]一 l／[r+(1一 r)h]

由表達式看出，為提高訪問效率，命中率 h 越接近1越好，r 值以5～10為宜，不宜太大。命中率 h 與程序的行為、cache 的容量、組織方式、塊的大小有關。

8．典型的數據尋址方式有哪些?

形成指令地址的方式，稱為指令尋址方式，有順序尋址和跳躍尋址兩種，由指令計數器來跟 蹤。形成操作數地址的方式，稱為數據尋址方式。操作數可放在專用寄存器、通用寄存器、內存 和指令中。按操作數的物理位置不同，有 RR 型和 RS 型。前者比后者執(zhí)行的速度快。

隱含尋址：這種類型的指令，不是明顯地給出操作數的地址，而是在指令中隱含著操作數的 地址。

立即尋址：指令的地址字段指出的不是操作數的地址，而是操作數本身，這種尋址方式稱為 立即尋址。

直接尋址：直接尋址是一種基本的尋址方法，其特點是：在指令格式的地址字段中直接指出 操作數在內存的地址 D。由于操作數的地址直接給出而不需要經過某種變換。有效地址 E=D。

間接尋址：間接尋址是相對于直接尋址而言的，在間接尋址的情況下，指令地址字段中的形 式地址 D 不是操作數的真正地址，而是操作數地址的指示器，或者說 D 單元的內容才是操作數 的有效地址。有效地址 E=(D)。

寄存器尋址方式：當操作數不放在內存中，而是放在 CPU 的通用寄存器中時，可采用寄存 器尋址方式。顯然，此時指令中給出的操作數地址不是內存的地址單元號，而是通用寄存器的編 號。指令結構中的 RR 型指令，就是采用寄存器尋址方式的例子。有效地址 E=Ri。

寄存器間接尋址方式：寄存器間接尋址方式與寄存器尋址方式的區(qū)別在于，指令格式中的寄 存器內容不是操作數，而是操作數的地址，該地址指明的操作數在內存中。有效地址 E=(Ri)。

相對尋址：是把程序計數器 PC 的內容加上指令格式中的形式地址 D 而形成操作數的有效地 址。程序計數器的內容就是當前指令的地址。因此，所謂“相對”尋址，就是相對于當前指令地址 而言，有效地址 E 一(PC)+D。

基值尋址：在基值尋址方式中將 CPU 中基值寄存器的內容，加上指令格式中的形式地址而 形成操作數的有效地址，有效地址 E 一(基值 R)+D。

變址尋址方式與基值尋址方式計算有效地址的方法很相似，它把 CPU 中某個變值寄存器的 內容與偏移量 D 相加來形成操作數有效地址，有效地址 E===(變址 R)+D。

塊尋址方式：經常用在輸入輸出指令中，以實現(xiàn)外存儲器或外圍設備同內存之間的數據塊傳 送。塊尋址方式在內存中還可用于數據塊搬家。

段尋址方式：微型機中采用段尋址方式。

9．指令有哪些分類?典型的指令系統(tǒng)有哪些?

一臺計算機中所有機器指令的集合，稱為這臺計算機的指令系統(tǒng)。指令系統(tǒng)是表征一臺計算機性能的重要因素，它的格式與功能不僅直接影響到機器的硬件結構，而且也影響到系統(tǒng)軟件。

不同機器的指令系統(tǒng)是各不相同的，從指令的操作碼功能來考慮，一個較完善的指令系統(tǒng)， 應當包括數據傳送類指令、算術運算類指令、邏輯運算類指令、程序控制類指令、輸入輸出類指 令、字符串類指令、系統(tǒng)控制類指令。
典型的指令系統(tǒng)有 CISC 和 RISC 兩類。 (1)復雜指令集計算機(CISC) 長期來，計算機性能的提高往往是通過增加硬件的復雜性來獲得。隨著集成電路技術，特別
是 vLSI(超大規(guī)模集成電路)技術的迅速發(fā)展，為了軟件編程方便和提高程序的運行速度，硬件工
程師采用的辦法是不斷增加可實現(xiàn)復雜功能的指令和多種靈活的編址方式．甚至某些指令可支持 高級語言語句歸類后的復雜操作，至使硬件越來越復雜，造價也相應提高。為實現(xiàn)復雜操作，微 處理器除向程序員提供類似各種寄存器和機器指令功能外，還通過存于只讀存儲器(ROM)中的微 程序來實現(xiàn)其極強的功能，微處理在分析每一條指令之后執(zhí)行一系列初級指令運算來完成所需的 功能，這種設計的形式被稱為復雜指令集計算機(Complex Instruction Set Computer—CISC)結 構。一般 CISC 計算機所含的指令數目至少300條以上，有的甚至超過500條。

(2)精簡指令集計算機(RISC)

采用復雜指令系統(tǒng)的計算機有著較強的處理高級語言的能力．這對提高計算機的性能是有 益的．但當計算機的設計沿著這條道路發(fā)展時．有些人開始懷疑這種傳統(tǒng)的做法：IBM 公司設在 紐約 Yorktown 的 Jhomas I．Wason 研究中心于1975年組織力量研究指令系統(tǒng)的合理性問題。 因為當時日趨龐雜的指令系統(tǒng)不但不易實現(xiàn)．而且還可能降低系統(tǒng)性能。

1979年以帕特遜教授為首的一批科學家也開始在美國加州大學伯克萊分校開展這一研究。 結果表明，CISC 存在許多缺點。首先，在這種計算機中，各種指令的使用率相差懸殊：一個典 型程序的運算過程所使用的80％指令只占一個處理器指令系統(tǒng)的20％，事實上最頻繁使用的指 令是取、存和加這些最簡單的指令，所以長期致力于復雜指令系統(tǒng)的設計實際上是在設計一種難 得在實踐中用得上的指令系統(tǒng)的處理器；同時復雜的指令系統(tǒng)必然帶來結構的復雜性，這不但增 加了設計的時間與成本還容易造成設計失誤；此外，盡管 VLSI 技術現(xiàn)在已達到很高的水平，但 也很難把 CISC 的全部硬件做在一個芯片上，這也妨礙單片計算機的發(fā)展；在 CISC 中，許多復 雜指令需要極復雜的操作，這類指令多數是某種高級語言的直接翻版，因而通用性差；由于采用 二級的微碼執(zhí)行方式，它也降低那些被頻繁調用的簡單指令系統(tǒng)的運行速度。因而，針對 CISC 的這些弊病，帕特遜等人提出了精簡指令的設想即指令系統(tǒng)應當只包含那些使用頻率很高的少量 指令，并提供一些必要的指令以支持操作系統(tǒng)和高級語言。按照這個原則發(fā)展而成的計算機被稱 為精簡指令集計算機(Reduced Instruction Set Computer—RISC)結構，簡稱 RISC。

10．CISC 與 RISC 的區(qū)別是什么?

Intel 公司 X86為核心的 PC 系列正是基于 CISC 體系結構，而 Apple 公司的Macintosh 則是基于 RIS(：體系結構，CISC 與 RISC 到底有何區(qū)別?
?
從硬件角度來看 CISC 處理的是不等長指令集，它必須對不等長指令進行分割，因此在執(zhí)行
單一指令的時候需要進行較多的處理工作；而 RISC 執(zhí)行的是等長精簡指令集，CPU 在執(zhí)行指 令的時候速度較快且性能穩(wěn)定，因此在并行處理方面 RISC 明顯優(yōu)于 CISC，RISC 可同時執(zhí)行 多條指令，它可將一條指令分割成若干個進程或線程，交由多個處理器同時執(zhí)行。另外，由于RISC 執(zhí)行的是精簡指令集，所以它的制造工藝簡單且成本低廉。

從軟件角度來看，CISC 運行的則是我們所熟識的 DOS、windows 操作系統(tǒng)，而且它擁有大 量的應用程序，因為全世界有65％以上的軟件廠商都理為基于 CISC 體系結構的 PC 及其兼容機 服務的，像 Microsoft 就是其中的一家；而 RISC 在此方面卻顯得有些勢單力薄，雖然在 RISVC 也可運行 DOS、windows，但是需要一個翻譯過程，所以運行速度要慢許多。

目前 CISC 與 RISC 正在逐步走向融合，Pentium Pro、Nx586、K5就是一個最明顯的例子， 它們的內核都是基于 RISC 體系結構的，接受 CISC 指令后將其分解分類成 RISC 指令以便在遇 一時間內能夠執(zhí)行多條指令。由此可見，下一代的 CPU 將融合 CISC 與 RISC 兩種技術，從軟 件與硬件方面看二者會取長補短。

11．CPU 的功能有哪些?

CPU 對整個計算機系統(tǒng)的運行是極其重要的，它具有如下四方面的基本功能。

(1)指令控制 程序的順序控制，稱為指令控制。由于程序是一個指令序列，這些指令的相互順序不能任意

顛倒，必須嚴格按程序規(guī)定的順序進行，因此，保證機器按順序執(zhí)行程序是 CPU 的首要任務。

(2)操作控制

一條指令的功能往往是由若干個操作信號的組合來實現(xiàn)的，因此，CPU 管理并產生由內存取 出的每條指令的操作信號，把各種操作信號送往相應的部件，從而控制這些部件按指令的要求進 行動作。

(3)時間控制 對各種操作實施時間上的定時，稱為時間控制。因為在計算機中，各種指令的操作信號均受到時間的嚴格定時。另一方面，一條指令的整個執(zhí)行過程也受到時間的嚴格定時。只有這樣，計 算機才能有條不紊地自動工作。

(4)數據加工 所謂數據加工，就是對數據進行算術運算和邏輯運算處理。完成數據的加工處理，這是 CPU的根本任務。因為，原始信息只有經過加工處理后才能對人們有用。#p#副標題#e#

12．CPU 中有哪些主要的寄存器?功能是什么?

各種計算機的 CPU 可能有這樣或那樣的不同，但是在 CPU 中至少要有六類寄存器，這些寄 存器是：指令寄存器(IR)；程序計數器(PC)；地址寄存器(AR)；緩沖寄存器(DR)；累加寄存器(AC)；狀態(tài)條件寄存器(PSW)。

(1)數據緩沖寄沖器(DR)

用來暫時存放由內存儲器讀出的一條指令或一個數據字；當向內存存人一條指令或一個數據 字時，也暫時將它們存放在數據緩沖寄存器中。緩沖寄存器的作用是：作為 CPU 和內存、外部 設備之間信息傳送的中轉站；補償 CPU 和內存、外圍設備之間在操作速度上的差別；在單累加 器結構的運算器中，數據緩沖寄存器還可兼作為操作數寄存器。

(2)指令寄存器(IR) 指令寄存器用來保存當前正在執(zhí)行的一條指令。 (3)程序計數器(PC)
為了保證程序能夠連續(xù)地執(zhí)行下去，CPU 必須具有某些手段來確定下一條指令的地址。而程 序計數器正是起到這種作用，所以通常又稱為指令計數器。程序計數器的結構應當是具有寄存信 息和計數兩種功能的結構。

(4)地址寄存器(AR)

地址寄存器用來保存當前 CPU 所訪問的內存單元的地址。由于在內存和 CPU 之間存在著操 作速度上的差別，所以必須使用地址寄存器來保持地址信息，直到內存的讀／寫操作完成為止。

(5)累加寄存器(AC)

累加寄存器 AC 通常簡稱為累加器，它是一個通用寄存器。其功能是：當運算器的算術邏輯 單元(ALU)執(zhí)行算術或邏輯運算時，為 ALU 提供一個工作區(qū)。運算器中至少要有一個累加寄存 器。

(6)狀態(tài)條件寄存器(PSW)

狀態(tài)條件寄存器保存由算術指令和邏輯指令運行或測試的結果建立的各種條件碼內容。

13.什么是指令周期？

指令周期是取出并執(zhí)行一條指令的時間。指令周期常常用若干個 CPU 周期數來表示，CPU 周期也稱為機器周期。由于 CPU 內部的操作速度較快，而 CPU 訪問一次內存所花的時間較長， 因此通常用內存中讀取一個指令字的最短時間來規(guī)定 CPU 周期。

一條指令的取出階段(通常稱為取指)需要一個 CPU 周期時間，而一個 CPU 周期時間又包含 有若干個時鐘周期(通常稱為節(jié)拍脈沖或 T 周期，它是處理操作的最基本單位)，這些時鐘周期的 總和則規(guī)定了一個 CPU 周期的時間寬度。

14．簡述計算機一條指令的操作過程
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包括取指階段和執(zhí)行指令階段。取出和執(zhí)行任何一條指令所需的最短時間為兩個 CPU 周期。就是說，任何一條指令，它的指令周期至少需要兩個 CPU 周期，而復雜一些的指令周期，則需 要更多的 CPU 周期。取指令階段，CPU 完成三件事：從內存取出指令；對程序計數器 PC 加1， 以便為取下一條指令做好準備；對指令操作碼進行譯碼或測試，以便確定進行什么操作。具體步 驟是：

(1)程序計數器 PC 的內容被裝入地址寄存器 AR (2)程序計數器內容加1，為取下一條指令做好準備 (3)地址寄存器的內容被放到地址總線上 (4)所選存儲器單元的內容經過數據總線，傳送到數據緩沖寄存器 DR (5)緩沖寄存器的內容傳送到指令寄存器 IR (6)指令寄存器中的操作碼被譯碼或測試 執(zhí)行指令階段：執(zhí)行指令階段因指令功能不同有所不同。

15．時序產生器的組成是什么?有哪些控制方式?

時序產生器由時鐘源、環(huán)形脈沖發(fā)生器、節(jié)拍脈沖和讀寫時序譯碼邏輯、啟?？刂七壿嫷炔?分組成?？刂撇煌僮餍蛄袝r序信號的方法稱為控制器的控制方式。常用的有同步控制、異步控 制、聯(lián)合控制三種方式。

(1)同步控制方式 任何情況下，已定的指令執(zhí)行時所需的機器周期數和時鐘周期數都是固定不變的，稱為同步
控制方式。

(2)異步控制方式 每條指令、每個操作控制信號需要多少時間就占用多少時間。這意味著每條指令的指令周期可由多少不等的機器周期數組成；也可以是當控制器發(fā)出某一操作控制信號后，等待執(zhí)行部件完 成操作后發(fā)回“回答”信號，再開始新的操作。

(3)聯(lián)合控制方式 此為同步控制和異步控制相結合的方式。一種情況是，大部分操作序列安排在固定的機器周期中，對某些時間難以確定的操作則以執(zhí)行部件的“回答”信號作為本次操作的結束。

16．硬布線控制的方法和原理是什么?

硬布線控制器是早期設計計算機的一種方法。硬布線控制器是將控制部件做成產生專門固 定時序控制信號的邏輯電路，產生各種控制信號，因而又稱為組合邏輯控制器。這種邏輯電路以
使用最少元件和取得最高操作速度為設計目標，因為該邏輯電路由門電路和觸發(fā)器構成的復雜樹型網絡，所以稱為硬布線控制器。如圖所示。

一旦控制部件構成后，這種控制部件不能改變，除非重新設計和物理上對它重新布線，否 則要想增加新的控制功能是不可能的。硬布線控制器是計算機中最復雜的邏輯部件之一。當執(zhí)行 不同的機器指令時，通過激活一系列彼此很不相同的控制信號來實現(xiàn)對指令的解釋，其結果使得 控制器很復雜。結構上的這種缺陷使得硬布線控制器的設計和高度非常復雜且代價很大。正因為 如此，硬布線控制器被微程序控制器所取代。

但是，在同樣的半導體工藝條件下，硬布線控制器速度要比微程序控制的快，隨著新一代機 器及 VLSI 技術的發(fā)展與不斷進步，硬布線邏輯設計思想又得到了重視，現(xiàn)代新型計算機體系結 構如 RISC 中多采用硬布線控制邏輯。

硬布線控制器主要由組合邏輯網絡、指令寄存器和指令譯碼器、節(jié)拍電位／節(jié)拍脈沖發(fā)主器 等部分組成，硬布線控制器的結構方框圖如圖2．3所示。其中組合邏輯網絡產生計算饑所需的 全部操作命令，是控制器的核心。

組合邏輯網絡的輸入信號來源有3個：

1)來自指令操作碼譯碼器的輸出 I1～Im，譯碼器每根輸出線表示一條指令，譯碼器的輸出 反映出當前正在執(zhí)行的指令；

2)來自執(zhí)行部件的反饋信息 B1～Bj；

3)來自時序產生器的時序信號，包括節(jié)拍電位信號 M1～Mi 和節(jié)拍脈沖信號 T1～Tk。其中 節(jié)拍電位信號就是機器周期(CPU 周期)信號，節(jié)拍脈沖信號是時鐘周期信號。組合邏輯網絡 N的輸出信號就是微操作控制信號 C1～Cn，用來對執(zhí)行部件進行控制。另有一些信號則根據條件變量來改變時序發(fā)生器的計數順序，以便跳過某些狀態(tài)，從而可以縮短指令周期。

硬布線控制器的基本原理，歸納起來可敘述為：某一微操作控制信號 C 是指令操作碼譯碼器 輸出 Im、時序信號(節(jié)拍電位 Mi，節(jié)拍脈沖 Tk)和狀態(tài)條件信號 Bj 的邏輯函數，其數學描述為： C=f(Im，Mi，Tk，Bj)控制信號 C 是用門電路、觸發(fā)器等許多器件采用布爾代數方法來設計實現(xiàn) 的。當機器加電工作時，某一操作控制信號 C 在某條特定指令和狀態(tài)條件下，在某一操作的特 定節(jié)拍電位和節(jié)拍脈沖時間間隔中起作用，從而激活這條控制信號線，對執(zhí)行部件實施控制。顯然，從指令流程圖出發(fā)，就可以一個不漏地確定在指令周期中 各個時刻必須激活的所有操作控制信號。例如，對引起一次主存讀操作的控制信號 C3來說，當 節(jié)拍電位 MI=I，取指令時被激活；而節(jié)拍電位 M4=1，3條指令(LDA，ADD，AND)取操作數時 也被激活，此時指令譯碼器的 LDA，ADD，AND 輸出均為1，因此 C3的邏輯表達式可由下式確定：
C3=M1+M4(LDA+ADD+AND)

一般來說，還要考慮節(jié)拍脈沖和狀態(tài)條件的約束，所以每一控制信號 C 可以由以下形式的布 爾代數表達式來確定：與微程序控制相比，硬布線控制的速度較快。其原因是微程序控制中每條 微指令都要從控存中讀取一次，影響了速度，而硬布線控制主要取決于電路延遲。因此，近年來 在某些超高速新型計算機結構中，又選用了硬布線控制器或與微程序控制器混合使用。

17．什么是微指令和微程序?微程序控制器的原理和特點是什么? (1)微指令的結構
控制器通過一條條控制線向執(zhí)行部件發(fā)出各種控制命令，我們把這些控制命令叫做微命令。 而執(zhí)行部件接受微命令所執(zhí)行的操作叫做微操作。在系統(tǒng)的一個基本狀態(tài)周期(又稱機器周 期)中，一組實現(xiàn)一定操作功能的微命令的組合，構成一條微指令。一條微指令的有效持續(xù)時間 是系統(tǒng)的一個基本周期，它表示從 ROM 中讀出微指令與執(zhí)行這條微指令的時間總和。當從 ROM 中讀出下一條微指令后，當前的這條微指令即失效。一條微指令中包含若干個微命令，它們分頭 并行地控制執(zhí)行部件進行相應的微操作。

微指令除給出微命令信息外，還應給出測試判別信息。一旦出現(xiàn)此信息，執(zhí)行這條微指令時 要對系統(tǒng)的有關標志進行測試，從而實現(xiàn)控制算法流程圖中出現(xiàn)的條件分支。微指令中還包含一 個下一地址字段，該字段將指明 ROM 中下一條微指令的地址。具體如圖所示。

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上圖示出了微指令的典型結構。長條框內的符號×表示一個二進制位（bit)。其中微命令字段 給出執(zhí)行部件的控制信號：×編碼為1，表示有微命令，×編碼為0表示無微命令。測試判別字段 和下一地址字段一起實現(xiàn)順序控制：當測試判別字段無效時(×編碼為0)，下址字段信息即是下條 微指令的地址；當判別測試字段有效時(其中一個 X 編碼為1)，根據執(zhí)行部件反饋線上的標志信
息對下址字段信息進行修改，修改好的地址即為下條微指令的地址。

(2)微程序 微程序是由若干條微指令組成的序列。在計算機中，一條機器指令的功能可由若干條指令組成的微程序來解釋和執(zhí)行。

在一般數字系統(tǒng)中，微程序相當于前述的 ASM 流程圖，也就是將控制器的控制算法變成了 微程序流程圖，并用 EPROM 來實現(xiàn)。微程序概念的引入，使大型復雜數字系統(tǒng)控制器的設計 發(fā)生了革命性的變化。因為微程序技術可代替硬件布線的控制技術，即由門電路和觸發(fā)器等組成
的硬件網絡可被存有控制代碼的 EPROM 存儲器所取代。

(3)機器指令與微指令的關系
??? 一條機器指令對應一個微程序，這個微程序是由若干條微指令序列組成的。因此，一條機器指令的功能是由若干條微指令組成的序列來實現(xiàn)的。簡言之，一條機器指令所完成的操作劃分成 若干條微指令來完成，由微指令進行解釋和執(zhí)行。
從指令與微指令，程序與微程序，地址與微地址的一一對應關系來看，前者與內存儲器有關， 后者與控制存儲器有關。

(4)微程序控制的基本思想
??? 微程序控制技術可代替直接由硬件連線的控制技術。由于微程序控制方法規(guī)整性好，靈活方便，通用性強，因此在大型復雜的數字系統(tǒng)設計中廣泛應用，成為控制器的主流設計方法。
微程序控制的基本思想，就是仿照通常的解題程序的方法，把所有的控制命令信號匯集在一 起編碼成所謂的微指令，再由微指令組成微程序，存放在一個 EPROM 里。系統(tǒng)運行時，一條 又一條地讀出這些微指令，產生執(zhí)行部件所需要的各種控制信號，從而驅動執(zhí)行部件進行所規(guī)定
的操作。

(5)微程序控制器的組成?

微程序控制器的結構與微指令的格式密切相關下圖是微程序控制器的結構框圖。它由控制存儲器、微地址寄存器、微命令寄存器和地 址轉移邏輯幾部分組成。微地址寄存器和微命令寄存器兩者的總長度即為一條微指令的長度，二
者合在一起稱為微指令寄存器。

ROM 中存放微程序，也就是全部的微指令。ROM 的容量取決于微指令的總數。假如控制 器需要128條微指令，則微地址寄存器長度為7位。ROM 的字長取決于微指令長度。如果微指令 為32位，則 ROM 的字長就是32位。實際應用中 ROM 可采用 EPROM 或 E2PROM、EAROM，
用戶寫入和修改微程序比較方便。

②微命令寄存器 微命令寄存器暫存由控制存儲器中讀出的當前微指令中控制字段與測試判別字段信息，可由8D 寄存器組成。

③微地址寄存器 微地址寄存器暫存由控制存儲器讀出的當前微指令的下址字段信息。它可由帶 RD、SD、強置端的 D 觸發(fā)器組成。其中時鐘端和 D 端配合用做 ROM 的讀出打入，用 SD 進行下址修改。

④地址轉移邏輯

微指令由 ROM 讀出后直接給出下一條微指令的地址，這個地址就放在微地址寄存器中。址 讀出下條微指令。地址轉移邏輯是一個組合邏輯電路，其輸入是當前微指令的判別測試字段 Pi、
執(zhí)行部件反饋的“狀態(tài)條件”及時間因素丁 T4。

⑤控制時序信號

上圖中標明了一個基本機器周期中的控制時序信號。例如用上一周期的 T4時間按微地址寄存器內容從 ROM 中讀一條微指令，經過一段時間后被讀出，用當前周期的 T1時間打 入到微指令寄存器。T2、T3時間用來控制執(zhí)行部件進行操作。T4時間修改微地址寄存器內容并
讀出下一條微指令。